中国空间科学技术

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SRAM型FPGA的抗SEU方法研究

黄影;张春元;刘东;   

  1. 国防科学技术大学计算机学院,国防科学技术大学计算机学院,国防科学技术大学计算机学院 长沙410073,长沙410073,长沙410073
  • 发布日期:2007-08-25

Research on SEU Mitigation of FPGA Based-on SRAM

Huang Ying Zhang Chunyuan Liu Dong(School of Computer Science,National University of Defense Technology,Changsha 410073)   

  • Online:2007-08-25
  • Supported by:
    国家重点基础研究发展计划项目

被引次数

108

摘要： 通过分析静态随机访问存储器(Static Random Access Memorg,SRAM)型现场可编程门阵列(Field Programable Gate Array,FPGA)遭受空间单粒子翻转(SEU)效应的影响,并比较几种常见的抗SEU技术:三模冗余(Triple Module Redwcdancy,TMR)、纠错码(Error Correction Code,ECC)和擦洗(Scrubbing),提出了一种硬件、时间冗余相结合的基于双模块冗余比较的抗SEU设计方法。在FPGA平台上对线性反馈移位寄存器(Linear Feedback Shift Register,LFSR)逻辑进行软件仿真的抗SEU验证实现,将各种容错设计方法实现后获得的实验数据进行分析比较。结果表明,64阶LFSR的抗SEU容错开销与基于硬件的TMR方法相比,可以节省92%的冗余逻辑资源;与基于时间的TMR相比,附加时间延迟缩短26%。

关键词: 单粒子翻转, 现场可编程门阵列, 三模冗余, 错误代码校验, 空间电子干扰

Abstract: A new method to mitigate SEU on FPGA based-on SRAM,named DMRC,was proposed by analyzing the influences of SEU on FPGA based-on SRAM and comparing with several common mitigation techniques: Scrubbing、ECC and TMR.By validation baced-on simulation software of On-Borad FPGA,it was proved that the new method mitigating SEU on the 64-taps LFSR saved 92% redundant logic elements and shortened 26% additional delay comparing with hardware-based TMR.Thus,the method reduced greatly the cost of fault-toletant design.